王の帰還は近い？ AI時代にむけ技術を研ぎ澄ましてきたインテル

Image: Intel

「Intel Inside（インテル、入ってる）」が鮮やかに響く時代もありました。

かつて半導体産業の王者として君臨しながらも、近年では半導体の製造技術でTSMCが、そしてAIアクセラレータ分野でNVIDIAがイニシアティブを握ることを許してきたインテル。しかし、サンノゼで4月29日に開いた大型カンファレンス「Intel Foundry Direct Connect」の基調講演では、その差を縮めるだけではなく追い抜けるかもしれない...と予感させる発表が繰り広げられました。

そのキーとなるテクノロジーが、今年から生産が始まる予定の2nm世代プロセス「Intel 18A」。このチップには、どのようなアドバンテージがあるのでしょうか。また、半導体産業がAIの技術と密接に結びつく中、インテルは今後どの方向へ向かっていくのでしょうか。

今回も、半導体の専門家である、安生健一朗（あんじょう けんいちろう） さんに解説をお願いしました。

勢力図をひっくり返せるポテンシャル。インテルの新技術

RibbonFET構造のトランジスタのイメージ。上部の青いリボン状が、電気の通り道である「チャネル」。グレーの「ゲート」が流れる電流を制御する。リボンを重ねる構造でより確実に電流を流し、リボンをゲートで囲むことで電流のリークを抑え、性能を高めることができる構造となっている。 Image: Intel

──今回の「Intel Foundry Direct Connect（以下IFDC）」ではどこに注目されましたか？

安生： プロセステクノロジーの巻き返しですね。先代のインテルCEO、パット・ゲルシンガー氏が積極的に推進してきた「Intel 18A」の技術に注目しています。

──「Intel 18A」は2nm相当のプロセスルールで作られる半導体ですね。どのような特徴があるのでしょうか。

安生： 「Intel 18A」は今年の後半からリリースされるPanther Lake（モバイル向けCore Ultra シリーズ3）で採用すると宣言されていますが、同時期に登場するであろうTSMCの2nmプロセスに匹敵、あるいは優位と思われる技術があります。

ひとつはトランジスタの構造です。従来のトランジスタで採用していた方式は「FinFET」と呼ばれる構造でしたが、これが「RibbonFET」になります。このアップデートにより、トランジスタをより小さいサイズで、少ない電力で動作させられるようになるため、電力効率のよいチップを実現できるようになりますね。

RibbonFETに近いトランジスタ構造はサムスンが3nmプロセスで実現しており、TSMCも2nmの強化版プロセス(N2P)で採用すると言われています。インテルもこの技術では遅れを取っていないぞ、ということですね。

左は従来の配線。底面にあるトランジスタ層の上に、回路をつなぐためのロジック配線と電力を供給するための配線が入り組んで配置されている。
右はインテルのPowerVia配線。トランジスタ層を挟むようにロジック配線、電力用の配線がわけて配置されており、配線効率が向上・電源の安定化が見込める。 Image: Intel

安生： もうひとつ、大きな違いになりそうなのは、インテル独自の「PowerVia」という技術です。

従来のプロセッサは、シリコンの半導体の上に信号をやりとりするためのロジック配線と、電源を供給するための配線を重ねて配置していましたが、これはロジック配線と電源が入り混じるため、配線の設計や密度に制限がありました。この点、PowerViaは電源を半導体の裏面から供給します。その結果、ロジック配線を邪魔するものがなくなり、配線密度・効率が劇的に改善されると言われています。

従来の製造手法や構造は、どうしてもリーク電流（意図しない回路に漏れ出す微小な電流）が発生してしまい、それが性能のボトルネックになりました。しかしRibbonFETとPowerViaの組み合わせによって、リーク電流をかなり抑え込めます。

また、もう一つの効果として、電源の安定性が増す点も挙げられます。これは高速に動作する信号線と切り離すため、その影響を受けにくくなって電力供給の応答性が高まり、クロック信号の安定化や省電力化につながります。

実際の性能データは製品を待つしかありませんが、これらの新技術でチップの処理能力に大きなアドバンテージが出ると予想されているんですね。これが「Intel 18A」の強みになると考えられます。

──これはPanther Lakeを搭載したPCの登場が楽しみになりますね。

安生： 個人的に面白さを感じたのは、PowerViaの実装の手法ですね。

半導体（トランジスタ）の裏面に電源層/を実装するために、シリコンウェハ（半導体の素材となるシリコンの薄い円盤）をくるっとひっくり返す必要があるんです。これがなぜ難しいかといえば、従来はウェハの裏面は特に削る必要がなかったんですが、PowerViaでトランジスタの裏面にアクセスするために、大きく削る必要が出てきます。

従来は約700マイクロメートルぐらいのウェハを、約50マイクロメートルぐらいまで削る。もちろん、ウェハの破損リスクが高くなるので、ひっくり返す工程や搬送が非常に難しくなるんです。他社ではそこまで思い切った新規設備の導入が進められていない状況です。

対して、インテルのアプローチは工場の設計の段階からガラッと変える必要がありますが、これによって実現できたPowerViaは一発逆転を狙えるポテンシャルがあります。

──文字通り、盤面をひっくり返す一手なんですね。

安生： Intel 18Aについては以前から予告はされていました。それがいざ半年先には生産が始まる段階になり、IFDCでその完成度が注目を集めた形になります。

これが本当に実用的かつ競争力あるものなら、必然的にお客さんがついてきます。そうなれば、インテルのファウンドリー（半導体の生産）ビジネスが本格的に伸びる可能性があるでしょう。

設計と製造、両方を手がけるのがインテルの強さ

IFDCにはプロセッサの設計ツールを提供する各社の代表が次々登場した。 Image: Intel

安生： もうひとつ、今回のIFDCで印象的だったのが、Synopsys、Cadence Design Systems、SiemensといったEDA（半導体設計支援ツール）ベンダーたちの登壇が続いたことです。

現在の半導体は、半導体を製造するためのパラメーターが記されているPDK（プロセス デザイン キット）をEDAベンダーに渡すことによって、設計環境が構築されます。つまり、EDAの彼らが現れたということは、「Intel 18A」の準備は万端と言えることを意味しています。

──Intel 18Aは期待大ですね。一方、近年のインテルを見ていると、半導体の開発競争において、AIの波にちょっと乗りきれていないとも感じています。それに対しての動きはどのようなものがあるのでしょうか。

安生： いまのAI向け半導体の情勢に関しては、TSMCとNVIDIAがタッグを組んでいるということが大きいです。TSMCは、NVIDIAがやりたいことに対して、しっかりとプロセスやパッケージの技術で支えました。一方、TSMCはファウンドリー専業ビジネスなんですよね。チップを製造するところまでが仕事であって、その上の設計やコンセプトやパッケージングについては、基本的にファブレスメーカーの仕事になります。

一方、インテルは垂直統合型デバイスメーカー（IDM）です。Core Ultraといった自社製品を設計し、Intel 18Aという製造技術も研究する。そして、パッケージング技術も持っているので、その知見やノウハウをもとに、PADK（パッケージ アセンブリー デザイン キット。半導体本体であるダイが複数で構成されていることを前提に、それらのダイをまとめたパッケージを設計できるツール）まで提供できる。ファウンドリーだけではできないところまで先回りしてデザインできることが、今後の強みになると思います。

──PADKはPDKとはまた異なるものですか？

安生：PADKはPDKの延長線にあるもので、複数のチップを組み合わせたパッケージを設計するための支援キットです。

EDA ベンダーとも連携し、再利用可能なチップレット資産を活かせる設計環境が提供されています。いまのところ、このコンセプトを提示しているのはインテルだけです。

次世代製品のビジョン。さまざまな種類のダイを複雑に組み合わせて1つの巨大なプロセッサのように機能させる。 Image: Intel

安生：これからのAIクラウドサーバーやデータセンターのことを考えると、複数のダイ（チップ）を組み合わせて1つの巨大なプロセッサのように扱う、チップレットの構成が重要になると考えられています。これはシステム全体としての性能やコスト効率が両立することを求められる AI/HPC アーキテクチャにおいて、今後の主流になると見込まれるでしょう。

そもそも、いま以上に大きいプロセッサを1つのダイで製造することは、テクノロジーとして無理があります。より良いプロセッサを高品質かつ適切なコストで作るには、ダイ1つあたりのサイズを適切に収めなきゃいけないし、そのダイのすべてを最先端プロセスで作る必要はない、という考え方もあるんです。

性能が必要な機能は最先端〜準先端のプロセスで製造し、入出力などの汎用的な回路は安定した少し前のプロセスのものを使えばよい。さらにそこに、メモリなども積み重ねてパッケージとしてまとめる...プロセスルールも、作られた工場も異なる半導体ダイを、どう効率よくまとめ上げられるかが重視されていきます。

そのような状況で、インテルは最先端のチップレット技術を先行的に導入している。PADKでチップレット時代を先取りして、しっかりとエコシステムを構築し始めています。

インテルはFoveros（3次元積層技術）でいままで4〜5個のダイをまとめていましたが、将来的には数十個のダイを1つのパッケージに収める世界観を持っていると想定しています。インテル自身が自社製品で実証して、そのノウハウをPADKの形で落とし込み、顧客に展開していく。そんな未来を思い描いているのではないでしょうか。

──なるほど、最先端のダイと組み合わせることで、最先端ではないプロセスで稼ぐこともできそうですね。

安生： 以前お話した、先端ロジックではなく、減価償却済みのファブを収益につなげるという話題ですね。例えばインテルだとIoTとか組み込みIT用の半導体がそれらの収益を支えていましたが、今回はさらに収益性を補完する戦略が発表された点も注目しています。それが台湾のUMCとの提携です。

これはインテルの減価償却済みの設備が導入された古いプロセスの工場を活用して部分最適を行うことで、UMCにとっての進んだプロセステクノロジーを提供し、ファブレスファウンダリーのように振る舞えるというものです。UMCが設計・営業・受注を担い、Intel の旧設備が導入された米国工場を活用してその一部製品を製造する仕組みです。

この提携は理にかなっていると思っています。インテルにとって、ファウンダリーの営業力を担保してくれる存在が必要なんですよ。とはいえインテル自体も特に古いプロセスについてはリソースを増やせる状態ではないので、そこをUMCがカバーする。また台湾のメーカーであるUMCにとって、アメリカに工場を作ることはハードルがあります。しかし、この取り組みなら生産拠点はアメリカ内にあるので、地政学的にも有利になります。

テクロノジー業界では先端プロセスが注目されますが、ビジネスとして考えた時に、利益の源泉は数年前の成熟したプロセスの方にあります。ここをしっかりと利用していく取り組みは、今後のインテルのビジネス動向を判断するうえで極めて重要な要素と見ています。

CEO交代劇の背景にあった、インテルの最新戦略

最後に、今回の「Intel Foundry Direct Connect」で感じられた全体としてのメッセージが何であるかをお聞きしました。すると、「投資家からずっと言われていたインテルのリスクを解決する、エグゼキューション（実現）の大きな進捗を見せることができたのではないでしょうか」とのこと。IDMとしてだけではなく、ファウンドリーのビジネスも手掛けるインテルにとって、最先端、高品質、枯れた技術でも数を売って大きく稼ぐための量産設備とその営業形態を含め、全体的なビジョンが明確であったとのことでした。

これなら他社に反撃する準備が整ったと言えるのでしょう。これもすべて、パット・ゲルシンガーから、リップ＝ブー・タン（現インテルCEO）へのバトンタッチ劇のなかで用意されていたこと。現在進行系の復活劇として、インテルから目が離せなくなってきました。

安生 健一朗 (工学博士、株式会社 K-kaleido 代表取締役)

NECにて研究者として半導体回路からプロセッサーアーキテクチャーまで広い研究分野に9年間従事。その後、インテル株式会社にて17年間にわたり、主にパソコン製品の技術責任者として、日本におけるPC向け製品・技術戦略をリードしつつ、スポークスパーソンとして、製品発表やマーケティングイベントにて製品の魅力を解説。さらに、ゲーミング・クリエイター・AI PCというPCの新規マーケット活性化プログラムを推進。

現在はサイバーセキュリティ企業に従事する傍ら、2024年12月には株式会社K-kaleidoを起業し、技術コンサルティング事業やAI PC向けのアプリストアを中心としたビジネスを展開（ https://k-kaleido.com ）。

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